国内排名前20%人工智能大厂经典面试题总结（含答案和资料）

通往算法工程师的进阶之路是崎岖险阻的。《线性代数》《统计学习方法》《机器学习》《模式识别》《深度学习》，以及《颈椎病康复指南》《程序员防脱发指南》，这些书籍将长久地伴随着你的工作生涯。今天给大家分享的是国内排名前20%AI大厂经典面试题总结，资料在下面欢迎领取，没有套路。

一、基本操作

1.你会在时间序列数据集上使用什么交叉验证技术？是用k倍或LOOCV？

都不是。对于时间序列问题，k倍可能会很麻烦，因为第4年或第5年的一些模式有可能跟第3年的不同，而对数据集的重复采样会将分离这些趋势，而我们最终可能只是需要对过去几年的进行验证，这就不能用这种方法了。相反，我们可以采用如下所示的5倍正向链接策略：

fold 1 : training [1], test [2]

fold 2 : training [1 2], test [3]

fold 3 : training [1 2 3], test [4]

fold 4 : training [1 2 3 4], test [5]

fold 5 : training [1 2 3 4 5], test [6]

1，2，3，4，5，6代表的是年份。

2.你是怎么理解偏差方差的平衡的？

从数学的角度来看，任何模型出现的误差可以分为三个部分。以下是这三个部分：

偏差误差在量化平均水平之上，预测值跟实际值相差多远时有用。高偏差误差意味着我们的模型表现不太好，因为没有抓到重要的趋势。而另一方面，方差量化了在同一个观察上进行的预测是如何彼此不同的。高方差模型会过度拟合你的训练集，而在训练集以外的数据上表现很差。

3.给你一个数据集，这个数据集有缺失值，且这些缺失值分布在离中值有1个标准偏差的范围内。百分之多少的数据不会受到影响？为什么？

约有32%的数据将不受缺失值的影响。因为，由于数据分布在中位数附近，让我们先假设这是一个正态分布。我们知道，在一个正态分布中，约有68%的数据位于跟平均数（或众数、中位数）1个标准差范围内，那么剩下的约32%的数据是不受影响的。因此，约有32%的数据将不受缺失值的影响。

4.真阳性率和召回有什么关系？写出方程式。

真阳性率=召回。它们有相同的公式（TP / TP + FN）。

二、项目实战

1.给你一个有1000列和1百万行的训练数据集，这个数据集是基于分类问题的。经理要求你来降低该数据集的维度以减少模型计算时间，但你的机器内存有限。你会怎么做？（你可以自由做各种实际操作假设。）

你的面试官应该非常了解很难在有限的内存上处理高维的数据。以下是你可以使用的处理方法：

由于我们的RAM很小，首先要关闭机器上正在运行的其他程序，包括网页浏览器等，以确保大部分内存可以使用。

我们可以随机采样数据集。这意味着，我们可以创建一个较小的数据集，比如有1000个变量和30万行，然后做计算。

为了降低维度，我们可以把数值变量和分类变量分开，同时删掉相关联的变量。对于数值变量，我们将使用相关性分析；对于分类变量，我们可以用卡方检验。

另外，我们还可以使用PCA（主成分分析），并挑选可以解释在数据集中有最大偏差的成分。

利用在线学习算法，如VowpalWabbit（在Python中可用）是一个不错的选择。

利用Stochastic GradientDescent（随机梯度下降法）建立线性模型也很有帮助。

我们也可以用我们对业务的理解来估计各预测变量对响应变量的影响的大小。但是，这是一个主观的方法，如果没有找出有用的预测变量可能会导致信息的显著丢失。

2.如何确定 LDA (隐狄利克雷模型) 中主题的个数

在LDA中，主题的个数K 是一个预先指定的超参数。对于模型超参数的选择，实践中的做法一般是将全部数据集分成训练集、验证集、和测试集3 部分，然后利用验证集对超参数进行选择。例如，在确定LDA 的主题个数时，我们可以随机选取60% 的文档组成训练集，另外20% 的文档组成验证集，剩下20% 的文档组成测试集。在训练时，尝试多组超参数的取值，并在验证集上检验哪一组超参数所对应的模型取得了最好的效果。最终，在验证集上效果最好的一组超参数和其对应的模型将被选定，并在测试集上进行测试。

为了衡量LDA 模型在验证集和测试集上的效果，需要寻找一个合适的评估指标。一个常用的评估指标是困惑度（perplexity）。在文档集合D 上，模型的困惑度被定义为

其中 M 为文档的总数，wd 为文档 d 中单词所组成的词袋向量，p(wd) 为模型所预测的文档d 的生成概率，Nd 为文档d 中单词的总数。

一开始，随着主题个数的增多，模型在训练集和验证集的困惑度呈下降趋势，但是当主题数目足够大的时候，会出现过拟合，导致困惑度指标在训练集上继续下降但在验证集上反而增长。这时，可以取验证集的困惑度极小值点所对应的主题个数作为超参数。在实践中，困惑度的极小值点可能出现在主题数目非常大的时候，然而实际应用并不能承受如此大的主题数目，这时就需要在实际应用中合理的主题数目范围内进行选择，比如选择合理范围内困惑度的下降明显变慢（拐点）的时候。

另外一种方法是在LDA 基础之上融入分层狄利克雷过程（Hierarchical Dirichlet Process，HDP），构成一种非参数主题模型HDP-LDA。非参数主题模型的好处是不需要预先指定主题的个数，模型可以随着文档数目的变化而自动对主题个数进行调整；它的缺点是在LDA 基础上融入HDP 之后使得整个概率图模型更加复杂，训练速度也更加缓慢，因此在实际应用中还是经常采用第一种方法确定合适的主题数目。

下面是小编整理的一些人工智能方面的资料，需要的可以私信回复“资料”就可以领取链接了，看头条好像不能放链接，就辛苦一下大家了。（它的这个推荐机制和审核我也很蛋疼。）

三、面试技巧才是王道

1. 如何在面试中引起注意

老实说，这一步最重要。让社会招聘变得如此艰难和疲惫的原因是如何让招聘人员在收到的众多申请中仔细查看你的个人资料。与公司内部人员建立联系可以让你很容易地获得推荐，但一般而言，这一步可细分为三个关键步骤：

1）做好监管准备：即准备好领英档案、Github 档案、个人网站以及一份精心打造的简历等材料。 首先，你的简历应该非常整洁和精炼，因为面试官会通过你的简历来了解你，并且会根据简历提出面试问题，所以简历尤为重要！

2）这个要点是你的 GitHub 资料 。很多人仅仅因为它不像 LinkedIn 那样具备「谁看过你的资料」选项，而低估了它的重要性。人们真的会看你的 GitHub，因为这是验证你 CV 中提及项目的唯一方式，鉴于人们现在在自己的职业资料中添加了很多与各种流行词相关的噪声。尤其是对于数据科学来说，开源意味着把使用的很多工具、实现的不同算法、各种学习资源都开放出来了。

3）这是大部分人缺少的，即在招聘网站上展示自己的经历和个人项目。 制作个人职业资料表示你非常严肃地考虑进入某领域，在真实性上加了很多分。此外，履历（CV）通常会有空间限制，可能会缺失一些重要细节。你可以在个人职业资料中深入介绍这些细节，推荐对项目／思路进行某种形式的可视化或其他展示。创建一份职业资料非常简单，有很多免费平台，通过拖放功能就可以实现这一过程。我个人使用 Weebly，这是个广泛使用的工具。

2.如何赢得面试

很多同学在面试的时候会非常紧张，以至于将事先的面试准备忘的一干二净，这就是面试的时候心态没有摆好，你要知道，尽管对于你来说面试官是陌生人，但对于他/她来说你也是陌生人。所以他们可能和你一样紧张。

把面试看作是你和面试官之间的对话，这点非常重要。你们俩都在寻找对双方都有利的结果（mutual fit）——你在寻找一个优秀的工作场所，而面试官在寻找一个优秀的共事者（比如你）。所以，确保你对自己感觉良好，同时保证对话的开场令人愉悦。要做到这一点，最简单的方法就是微笑。

面试主要有两种类型——一种是面试官带着准备好的问题来面试，不管你的个人资料如何，他/她都会问你这些问题，这种情况下就是公司已经确定需要什么样的人，但是他在看到你的简历描述之后给了你面试机会，说明是对你的项目经验很满意的，所以只要将他的问题结合到项目进行阐述，说明自己的项目优势就行了

另一种面试基于你的简历，通常情况下这种面试官他的技术底蕴可能还不如你，你只需要吧他问你的东西详细的描述给他听，确保他能懂的话，基本上就能征服他了。

最后

当然，面试是存在一些技巧，但是那些技巧仅限于如何更好的展示自己的优点，而不是学会如何欺骗面试官。千万不要听一些培训机构说的去唬面试官，这是很蠢的。哪怕你唬住了，后面你还得工作，不行的话还是得被辞退，而且会被这个公司列为黑名单，并且公司的合作单位也会收到你的相关信息，人工智能圈子就这么大所以不要自误。

电子工程师面试常见题汇集，想拿高薪offer的必看

基础篇（主观题）

1、你认为你从事研发工作有哪些特点？

2、说出你的最大弱点及改进方法？

3、说出你的理想，你想达到的目标？你认为自己五(或十年)以后会怎么样?

4、请谈谈对一个系统设计的总体思路。针对这个思路，你觉得应该具备哪些方面的知识？

5、描述过去一年中您参与的最具挑战性的工程项目，你觉得项目的挑战点是什么?

6. 你如何与最新的技术保持同步?

专业问题篇

1、同步电路和异步电路的区别是什么？

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

2、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？

将两个门电路的输出端并联以实现与逻辑的功能成为线与。 在硬件上，要用OC门来实现，同时在输出端口加一个上拉电阻。 由于不用OC门可能使灌电流过大，而烧坏逻辑门。

3、解释setup和hold time violation，画图说明，并说明解决办法。

Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。

输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。

建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。

保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。

如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

4、什么是竞争与冒险现象？怎样判断？如何消除？

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。

产生毛刺叫冒险。判断方法：代数法、图形法（是否有相切的卡诺圈）、表格法（真值表）。如果布尔式中有相反的信号则可能产生竞争和冒险现象。

冒险分为偏“1”冒险和偏“0”冒险

解决方法：一是添加布尔式的消去项；二是在芯片外部加电容；三是加入选通信号。

5、名词解释：SRAM、SSRAM、SDRAM。

SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。SDRAM：Synchronous DRAM同步动态随机存储器。

6、FPGA和ASIC的概念，他们的区别。

答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。

7、单片机上电后没有运转，首先要检查什么？

a、首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的5V。

b、接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。

c、然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形；经过上面几点的检查，一般即可排除故障了。

如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如220uF的。遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。

8、什么是同步逻辑和异步逻辑？

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

9、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？

常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

10、如何解决亚稳态。

答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。

在亚稳态期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

解决方法主要有：

(1) 降低系统时钟；

(2) 用反应更快的触发器（FF），锁存器（LATCH）；

(3) 引入同步机制，防止亚稳态传播；

(4) 改善时钟质量，用边沿变化快速的时钟信号；

(5) 使用工艺好、时钟周期裕量大的器件。

11、锁存器、触发器、寄存器三者的区别。

触发器：能够存储一位二值信号的基本单元电路统称为“触发器”。

锁存器：一位触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此可把多个触发器的时钟输入端CP连接起来，用一个公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。

寄存器：在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储 n位二进制码的寄存器。

区别：从寄存数据的角度来年，寄存器和锁存器的功能是相同的，它们的区别在于寄存器是同步时钟控制，而锁存器是电位信号控制。

可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据信号之间的时间关系：若数据信号有效一定滞后于控制信号有效，则只能使用锁存器；若数据信号提前于控制信号到达并且要求同步操作，则可用寄存器来存放数据。

12、IC设计中同步复位与异步复位的区别：

异步复位是不受时钟影响的，在一个芯片系统初始化（或者说上电）的时候需要这么一个全局的信号来对整个芯片进行整体的复位，到一个初始的确定状态。而同步复位需要在时钟沿来临的时候才会对整个系统进行复位。

13、多时域设计中,如何处理信号跨时域？

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。

跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。

这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。

这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。

如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。

我们可以在跨越ClockDomain时加上一个低电平使能的LockupLatch以确保Timing能正确无误。

14、给了reg的setup,hold时间,求中间组合逻辑的delay范围。

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。

输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold time不够，数据同样不能被打入触发器。即delay<period-Setuptime-holdtime

15、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min.组合逻辑电路最大延 迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件.

建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。

Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。

Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。Tsetup：建立时间Thold：保持时间Tclk：时钟周期

建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。保持时间容限：保持时间容限也要求大于等于0。

16、说说静态、动态时序模拟的优缺点.

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过 对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。

它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计 进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。

17、LATCH和DFF的概念和区别

概念：

电平敏感的存储器件称为锁存器；分高电平锁存器和低电平锁存器，用于不同时钟间的同步。

有交叉耦合的门构成的双稳态存储器件称为触发器，分为上升沿触发和下降沿触发，可认为是两个不同电平敏感的锁存器串联而成，前一个锁存器决定了触发器的建立时间，后一个锁存器决定了触发器的保持时间。

区别：

（1）latch由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。DFF由时钟沿触发，同步控制。

（2）latch容易产生毛刺（glitch），DFF则不易产生毛刺。

（3）如果使用门电路来搭建latch和DFF，则latch消耗的门资源比DFF要少，这是latch比DFF优越的地方。所以，在ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。

（4）latch将静态时序分析变得极为复杂。

一般的设计规则是：在绝大多数设计中避免产生latch。它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。

有些地方没有时钟，也只能用latch了。比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间，就是数据在时钟的下降沿之前需要的时间，但是如果是一个DFF，那么setup时间就是在时钟的上升沿需要的时间。

这就说明如果数据晚于控制信号的情况下，只能用 latch,这种情况就是，前面所提到的latch timing borrow。基本上相当于借了一个高电平时间。也就是说，latch借的时间也是有限的。

18、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的？

Latch（锁存器）是电平触发，Register（寄存器）是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。

19、什么是锁相环（PLL）？锁相环的工作原理是什么？

锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。

在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。

因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

20、基本放大电路的种类及优缺点，广泛采用差分结构的原因。

基本放大电路按其接法的不同可以分为共发射极放大电路、共基极放大电路和共集电极放大电路，简称共基、共射、共集放大电路。

共射放大电路既能放大电流又能放大电压，输入电阻在三种电路中居中，输出电阻较大，频带较窄。常做为低频电压放大电路的单元电路。

共基放大电路只能放大电压不能放大电流，输入电阻小，电压放大倍数和输出电阻与共射放大电路相当，频率特性是三种接法中最好的电路。常用于宽频带放大电路。

共集放大电路只能放大电流不能放大电压，是三种接法中输入电阻最大、输出电阻最小的电路，并具有电压跟随的特点。常用于电压放大电路的输入级和输出级，在功率放大电路中也常采用射极输出的形式。

共集放大电路只能放大电流不能放大电压，是三种接法中输入电阻最大、输出电阻最小的电路，并具有电压跟随的特点。常用于电压放大电路的输入级和输出级，在功率放大电路中也常采用射极输出的形式。

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